Laporan Akhir 1

 LAPORAN AKHIR (PERCOBAAN 1)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Video Praktikum

4. Analisa

5. Link Download

Laporan Akhir 1

(Percobaan 1 )

1. Jurnal [Kembali]

2. Alat dan Bahan[Kembali]

ALAT

1. Jumper 

2. Panel DL 2203D

    Panel DL 2203C

    Panel DL 2203S

BAHAN

1. IC 74Ls112(JK filp flop)

2. IC 7404

3. IC 7432

4. Power DC

5. Switch(SPDT)

6. Logic Probe 

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan ini, digunakan T Flip Flop Untuk outputnya dibaca oleh LED, yang mana sebelum itu perlu dihubungkan dengan IC 74LS47 sebagai decoder.

Pada percobaan 1, switch SPDT terhubung pada power, sehingga keluarannya 1, sedangkan IC 74LS112nya  merupakan aktif LOW. Sehingga utk keluarannya dipengaruhi oleh clock. Pada percobaan 1 ini merupakan counter asinkronus, ditandai dengan input clock pada flip-flopnya berasal dari keluaran output flip-flop sebelumnya. Pada counter ini keluarannya terlambat atau terdapat delay atau berubah saat kondisi fall time. Sehingga output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”). Kaki MSB (output flip-flop terakhir dihubungkan ke kaki D pada decoder) dan kaki LSB (output flip-flop pertama dihubungkan ke kaki A pada decoder). Lalu, pada 7-segment bisa dilihat bahwa untuk keluarannya berurutan dari 0 ke 1, yang berarti counter up (menghitung ke atas).

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa sinyal output yang dikeluarkan masing masing T Flip Flop?, kenapa Flip flop terakhir disebut MSD?

Jawab :

    Pada rangkaian percobaan 1 ini ialah counter up asynchrounous dengan menggunakan T Flip Flop yang dimana pada awalnya akan diberi trigger berupa 1 0, lalu pada H0 atau flip flop pertamam akan mengeluarkan output 1, dikarenakan 1 0 menandakan bahwa outputnya akan berubah, jadi pada flip flop 1/Ho akan menjadi 0 1

    Pada Flip Flop 2 awalnya akan diberikan trigger 0 1 oleh flip flop 1 yang mengakibatkan outputnya tetap menjadi 0 0.

    Pada flip flop 3 awalnya akan diberikan trigger 0 0 oleh flip flop 2 yang mengakibatkan outputnya teatp menjadi 0 0.

    Dan proses ini akan diulang sehingga outputnya akan menjadi:

H0 : 011001100110011001

H1 : 000111100001111000

H2 : 000000011111111000

H3 : 000000000000000111

Dan yang menyebabkan mengapa sinyal bereaksi/berubah karena ditrigger oleh 1 0 karena itu merupakan syarat aktif low.

Sinyal flip flop terakhir disebut MSB, dikarenakan sinyal tersebut mewakili nilai bit palling signifikan dalam representasi bilangan biner, MSB mewakili nilai bit terbesar dan paling signikan dalam bilangan biner.

2. Analisa kondisi falltime dan risetime pada clock terhadap output pada percobaan yang dilakukan

Jawab :

    Saat percobaan ini input logika 0 menandakan bahwasnya clock aktif atau biasa disebut aktif low.

Saat falltime itu menandakan bahwasanya clock aktif yang mana itu membuat outputnya aktif, karena ini merupakan counter asynchronous, maka input clock dan output yang keluar menjadi input flip flop selanjutnya.

Saat risetime clock tidak akan aktif dikarenakan tidak memenuhi syarat dalam clock aktif yaitu active low.

7. Link Download [Kembali]

➽Download Rangkaian Simulasi klik disini

➽Download Video klik disini

➽Download Datasheet 74LS112 klik disini

➽Download Datasheet 74LS47 klik disini